Page 46 고등학교 디지털 논리 회로 교과서
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② 쓰기(write) 동작
• 그림 Ⅱ-15는 데이터 입력이 1일 때, 게이트 논리 변화와 래치 회로의 입력 변화에
따른 쓰기 동작 상태를 나타낸 것이다.
• S=1이고, R/ W가 0이면 G2의 출력은 1이 되고, G3의 양쪽 입력은 1이 되어 데이
터 입력 비트가 그대로 래치 회로의 S 단자에 입력된다.
• G4의 양쪽 입력도 1이 되며, 데이터 입력 비트가 G1을 통해 반전되어 R 단자에
입력된다.
•S의 값이 래치 회로의 출력인 Q에 나타나고, 메모리 셀인 래치 회로에 저장된다.
선택 입력(S) 선택 입력(S)
S=1 S=1
1 1 1 저장된 데이터 비트 1
데이터 1 0 0 0 R S 입력의 1이 셀에 Q 1 데이터 데이터 G 1 0 R Q 데이터
입력 G 1 G 4 저장됨. G 5 출력 입력 G 4 G 5 출력
1 0 0 금지 입력으로 1
데이터 데이터 입력이 0이면 한쪽 입력이 데이터 입력 이전 저장 상태를 저장된
입력=1 R=1, S=0으로 0이 0이므로 비트와는 유지함. 데이터 비트
셀에 저장됨. 데이터 비트 래치 회로의 출력
출력은 없음. 입력 변화에
RS 래치 회로 RS래치회로
상관이 없음.
입력 출력 입력 출력
R S Q Q R S Q Q
0 0 금지 입력 0 0 금지입력
1 0 1 1 0 1 0 0 1 1 0
1 1 1 0 0 1 S 1 0 0 1
G 3 S G 3
1 1 이전 상태 0 0 1 1 이전상태
1 1
G 2
G 2 R/W=1
R/W=0
R/W R/W
0 쓰기 동작 1 읽기 동작
그림 Ⅱ- 15 정적 램(SRAM) 셀의 쓰기 동작 원리 그림 Ⅱ- 16 정적 램(SRAM) 셀의 읽기 동작 원리
그림 Ⅵ-44 SRAM cell의 읽기 동작 원리
그림 Ⅵ-43 SRAM cell의 쓰기 동작 원리
③ 읽기(read) 동작
• 그림 Ⅱ-16은 읽기 동작 상태를 나타낸 것이다.
• S=1이고, R/ W가 1이면, G3, G4의 입력 중 한 개의 입력이 0이므로 래치 회로의
두 입력이 모두 0이 되는 금지 입력이 된다. RS 래치 회로
RS 래치 회로는 두 개의 입력(R: 리
• 래치 회로는 금지 입력에 대하여 변화가 없으며, G5의 양쪽 입력이 모두 1이 되므 셋-reset과 S: 세트-set)과 두 개의
로 래치 회로의 출력 Q를 통하여 래치에 저장되었던 데이터가 데이터 출력 단자 출력(Q, Q-두 출력은 서로 반대의
값(보수))을 가진다.
로 출력된다.
더 알아보기 PLD의 특징
•PLD(programmable logic device)는 조합 논리 회로를 프로그래밍하여 사용할 수 있도록 만든 집적 회로이다.
•소규모(SSI), 중규모(MSI) 정도의 집적 회로 대신 PLD를 사용하여 소자의 수, 공간, 비용을 줄일 수 있다.
•설계할 때 사양이나 기능이 정의되지 않은 채 판매되므로 사용자가 임의의 회로를 기록하여 동작할 수 있다.
•초기 개발비가 필요 없고 회로를 여러 번 수정할 수 있기 때문에 현재 폭넓게 쓰이고 있다.
44 Ⅱ. 논리 소자
