Page 212 고등학교 디지털 논리 회로 교과서

0 1
S Q S Q
1 0
1 1
A1 A1
A1 A1
1 0
1 1
Q Q
R R
0 0
0 1
S Q S Q
1 0
0 1
현재 상태의 출력값과 관계없이 A1 A1
다음 상태가 Q(t+1)=1, Q(t+1)=0이 되어
A1 A1
출력 Q가 항상 세트(set) 상태가 된다. 1 0
0 1
Q Q
R R
1 0
그림 Ⅵ-14 NAND 게이트 래치 회로의 동작 원리(S=0, R=1)
S에 ‘0’, R에 ‘0’이 입력되면 그림 Ⅵ-15 와 같이 2개의 NAND 게이트의 출력은 무조

건 ‘1’이 되기 때문에 출력 Q와 Q가 모두 ‘1’이 되는 모순된 상황이 되어 사용을 금
지한다.

0 1
S Q S Q
현재 상태의 출력값과 관계없이 1 1 1 0
다음 상태가 Q(t+1)=1, Q(t+1)=1이 되어 A1 A1
출력 Q와 반전된 출력 Q의 값이 같아지는 A1 A1
모순이 발생한다. 1 1 0 1
Q Q
R R
0 0
0 1
S
그림 Ⅵ-15 NAND 게이트 래치 회로의 동작 원리(S=0, R=0) Q S Q
1 0
0 1
A1 A1
위에서 설명한 NAND 게이트 RS 래치의 동작 특성을 진리표로 나타내면 표 Ⅵ-2 A1
A1
1 0
와 같다. 0 Q 1 Q
R R
1 0
표 Ⅵ-2 NAND 게이트 래치 회로의 진리표
S R Q ( t ) Q ( t + 1 )
0 0 0 금지
0 1 0 1
1 0 0 0
1 1 0 0(불변)
0 0 1 금지
0 1 1 1
1 0 1 0
1 1 1 1(불변)

시간 1 2 3 4 5 6 7 8 9
S
R

Q
세 상
팅 태
유 리
세
지
팅
그림 Ⅵ-16 NAND 게이트 래치 회로의 동작 상태(타이밍 차트)
210 Ⅵ. 순서 논리 회로