Page 142 고등학교 디지털 논리 회로 교과서

(5) 논리 회로 설계

표 Ⅴ-3과 표 Ⅴ-4로부터 유도된 논리식을 이용하여 논리 회로를 설계한다. XOR 게이트
▶52쪽 참조

S= AB + AB A A AB
S= AB + AB B A B A AB AB +AB
B B S A S
AB +AB B A
A AB S B S
B A
B AB

A
S
B A
A S
A AB B
C= AB B C
B A A AB
C= AB B C C
B
C
반가산기 논리 회로
그림 Ⅴ-7 반가산기 논리 회로 설계

2 전가산기의 구조와 원리

전가산기는 2진수의 입력 2개와 하위 자리에서 발생한 자리 올림수 1개를 포함한

3개의 입력을 받아 덧셈 연산을 수행하는 조합 논리 회로로 설계 과정은 다음과 같
다.

(1) 시스템 조건 분석
2진수를 2비트씩 덧셈 연산을 반가산기로 수행하면 그림 Ⅴ-8(a)의 결괏값을 얻을

수 없다. 왜냐하면, 그림 Ⅴ-8(b)의 첫째 자리 반가산기의 출력 자리 올림수(C)를 그
림 Ⅴ-8(c) 둘째 자리 반가산기에서 입력을 받아 덧셈해야 하는 데 입력 받을 수 있
는 단자가 없기 때문이다. 따라서 2진수를 2비트 이상 덧셈 연산할 때에는 하위 자리

에서 발생한 자리 올림수를 입력으로 포함할 수 있는 가산기를 설계해야 한다.

1 자리 올림수
0 1 A A
1 B S 0 0 B S 0
+ 0 1 1 0
입력
안 됨
1 0 C 1 C 0

(a) (b) 첫째 자리 반가산기 (c) 둘째 자리 반가산기
그림 Ⅴ-8 2진수 2자리씩 덧셈 연산 과정

140 Ⅴ. 조합 논리 회로