Page 149 고등학교 디지털 논리 회로 교과서

(5) 논리 회로 설계

표 Ⅴ-12와 표 Ⅴ-13에서 유도한 논리식으로부터 논리 회로를 설계하면 다음과 같
이 2개의 반감산기와 1개의 논리합(OR) 게이트로 구성될 수 있다.

b 0 = AB + b i (A ⊕ B)
D = (A ⊕ B) ⊕ b i
A
B D A A D A D D
반감산기 반감산기
b i
B B b0 B
b0
b0
bi
b 0

그림 Ⅴ-20 전감산기의 조합 논리 회로 그림 Ⅴ-21 전감산기의 구성

중단원 학습 정리

진리표 논리식 논리 회로
입력 출력
반 A
가 A B S(sum) C(carry) S = AB + AB=A ⊕ B B S
산 0 0 0 0
기 0 1 1 0 C=AB C
1 0 1 0
1 1 0 1
진리표 논리식 논리 회로
입력 출력
A B C i S C 0 A
전 0 0 0 0 0 B S
가 0 0 1 1 0 S =(A ⊕ B) ⊕ C i
산 0 1 0 1 0 C i
기 0 1 1 0 1 C 0=(A ⊕ B) C i + AB
1 0 0 1 0
1 0 1 0 1 C 0
1 1 0 0 1
1 1 1 1 1
진리표 논리식 논리 회로
입력 출력 A
반 D
감 A B D(difference) b 0(borrow) D = AB + A B=A ⊕ B B
산 0 0 0 0
기 0 1 1 1 b 0= A B
1 0 1 0 b o
1 1 0 0
진리표 논리식 논리 회로
입력 출력 A
A B b i D b 0 B D
전 0 0 0 0 0
감 0 0 1 1 1 D =(A ⊕ B) ⊕ b i b i
산 0 1 0 1 1
기 0 1 1 0 1 b 0= AB + b i( A ⊕ B )
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0 b 0
1 1 1 1 1

2. 가산기와 감산기 147